晶片供電網路(Power Delivery Network, PDN)的設計目標是以最高效率為晶片上的主動元件提供所需的電源(VDD)與參考電壓(VSS)。一直以來，業界都是利用後段製程(BEOL)，在晶圓正面布線，透過這些低電阻的導線來供應電力給晶片(圖1)。但也因為如此，晶片內的供電網路與訊號網路(即晶片內的訊號線)必須共用相同的元件空間。
但隨著製程節點往前推進，把電源網路實作在晶片正面，遇到越來越多挑戰，使得業界開始探索把供電網路轉移到背面的可能性，從而讓晶背供電(Backside PDN)成為熱門的技術議題。本文將先從傳統PDN所遇到的挑戰談起，進一步探討晶背供電技術的優勢，以及這項技術未來的發展重點。
傳統PDN布線面臨諸多挑戰
為了將電力從封裝傳輸至晶片中的電晶體，電子必須經由金屬導線和通孔，穿越15~20層BEOL堆疊。然而，越接近電晶體，線寬和通孔就越窄，電阻值也因而上升，這使得電子在向下傳輸的過程中，會出現IR壓降現象，導致電力損失產生。
除了電力損失之外，PDN占用的空間也是一個問題。當電子快到達電晶體，例如抵達標準元件層時，電子會進入由BEOL製程所製造Mint金屬層，進而分配給負責提供工作電壓與接地電壓的電源軌。然後，這些電源軌會透過互連網路，連接到每一個電晶體的源極與汲極，完成供電任務。但這些電源軌會占用元件周圍及標準單元(Standard Cell)之間的空間。
然而，隨著製程技術世代交替，傳統後段製程的元件架構難以跟上電晶體的微縮速度。如今，晶片內部的電源線路，在布線複雜的後段製程上，往往占據了至少20%的繞線資源，如何解決訊號網路跟供電網路之間的資源排擠問題，變成晶片設計者所面臨的主要挑戰之一。此外，電源線和接地線在標準單元設計上占了很大空間，使得元件很難進一步微縮。就系統設計而言，因為功率密度和IR壓降急劇增加，從穩壓器到電晶體的功率損失就很難控制在10%以下，帶給工程師嚴峻挑戰。
晶背供電網路具有雄厚潛力
把晶片內的PDN從正面移到背面，也就是所謂的晶背PDN(圖2)，可以解決上述問題。若能將供電網路與訊號網路分離，把電源線路全部移至晶圓背面，就能對標準單元進行直接供電，不僅導線更寬、電阻更低，而且電子還不需層層穿越後段製程的元件堆疊。如以一來，不僅緩解了IR壓降問題，讓PDN的效能獲得改善，同時也避免了後段製程的布線壅塞問題。如果設計得當，晶背PDN甚至還能進一步減少標準單元的高度。
要把PDN從晶片正面轉移到背面，需要兩項關鍵技術，分別是埋入式電源軌(BPR)與奈米矽穿孔(nTSV)，其結構示意如圖3。
埋入式電源軌是一種微縮化技術，可以進一步降低標準單元的高度，並減緩IR壓降問題。這些電源軌是埋在電晶體下方的導線，一部份藏在矽基板內，另一部份則在淺溝槽隔離氧化層內。它們取代了傳統後段製程在標準單元布下的電源線與接地線。
將供電網路的實作從後段製程移到前段製程，是劃時代之舉。這種作法能有效減少Mint層的元件堆疊數量，進而微縮標準單元尺寸。還有一點，如果電源軌設計在標準單元的垂直向，還能放寬導線，進而減緩IR壓降。
在2019年的IEEE國際電子研究會議(IEDM)上，imec攜手矽智財公司Arm，預測晶背供電技術所能帶來的效能升級。Arm在其開發與採用先進設計規則的中央處理器(CPU)上進行模擬，並比較「傳統供電」、「晶圓正面供電結合埋入式電源軌」、「晶背供電搭配奈米矽穿孔與埋入式電源軌」這三種供電網路實作方法的優劣。
模擬結果顯示，就供電效率來看，第三種明顯勝過其它實作方法。晶片上的動態IR壓降熱力圖(圖4)顯示，與傳統的正面供電網路相比，導入埋入式電源軌後，IR壓降最多可以減至1.7倍。但埋入式電軌結合晶背供電網路的性能表現更佳，電壓損耗大幅下降7倍。
晶背PDN製程解析
接下來，我們會說明晶背供電網路的其中一項應用案例：奈米矽穿孔在超薄膜晶圓的背面進行製造，並與埋入式電源軌連接。我們以在晶圓正面製造的FinFET為例，這些元件透過埋入式電源軌與奈米矽穿孔，連接到晶圓背面。其製程步驟如圖5。
・步驟1：在晶圓正面製程導入埋入式電軌
首先，在12吋矽晶圓上成長一層矽鍺(SiGe)層。這層矽鍺材料在接下來進行晶圓研磨(步驟2)時可以當作蝕刻停止層。接下來，在矽鍺層上方成長一層薄膜矽覆蓋層，這時才算開始製造元件與埋入式電源軌。埋入式電源軌在進行淺溝槽隔離後才確定圖形。這些溝槽在矽覆蓋層內蝕刻成形，並以氧化物(襯墊層)與金屬材料(例如鎢或釕)填充。通常，這些電源軌的最大線寬為30nm，最大間距為100nm。接著在金屬材料挖洞，並覆蓋一層介電材料。元件(本文指的是FinFET)的製造是在布下埋入式電源軌之後，而這些電源軌透過連接到BPR的通孔(via-to-BPR, VBPR)與M0A層的導線，與電晶體的源極和汲極連接。最後進行銅金屬化。
・步驟2：晶圓接合與研磨
載有元件與埋入式電源軌的晶圓接著翻到另一面，讓用來製造主動元件的晶圓正面與未圖形化的載板接合。先在室溫下採用SiCN熔接製程(Fusion Bonding)，然後在250℃下進行退火，第一片晶圓的背面就能研磨到矽鍺層，也就是蝕刻停止層。晶圓研磨步驟結合了化學機械研磨(CMP)與濕式、乾式蝕刻技術，依序進行晶背薄化處理。接著，移除矽鍺層，晶圓處理就緒，準備進入奈米矽穿孔製程。
・步驟3：製造奈米矽穿孔並連接到埋入式電源軌
先在晶背長出一層鈍化層，隨後採用一種能從晶背穿透矽材進行對準的微影製程，進行奈米矽穿孔的圖形化。這裡所用的蝕刻技術可以穿透矽材(深度達到數百奈米)來製造奈米矽穿孔，這些通孔最後落在埋入式電源軌上，並以氧化物與金屬鎢填充。
在這個特殊案例中，奈米矽穿孔的間距為200nm，完全沒占用到標準單元的空間。最終是製造單層或多層的金屬層，這些位於晶背的元件層會透過奈米矽穿孔，與晶圓正面的埋入式電源軌實現通電。
鎖定三大關鍵步驟進一步改良
導入晶背供電網路意味著增加製程步驟。這幾年來，imec展示了不少關鍵技術，逐步處理這些新增製程步驟所帶來的挑戰。
・為埋入式電源軌引進新金屬材料
就先前提議的製程，埋入式電源軌會在製成元件前，於前段製程製造。也就是說，這些金屬導線必須在後續進行元件製造的步驟時承受高溫。對晶片製造商來說，這就跟數十年前在後段製程導入銅材料一樣，極具顛覆性。
因此，埋入式電源軌的材料選擇至關重要。imec可以整合以不同耐火金屬製成的埋入式電源軌，包含釕(Ru)和鎢(W)等高度耐熱的金屬元素。為了避免前段製程的材料受到汙染，imec研究團隊還額外增加了覆蓋層來包覆這些金屬導線。
imec相信，就性能升級與微縮化而言，結合埋入式電源軌與奈米矽穿孔的發展潛力十分可觀。晶背供電網路還有其它做法，但是有的會犧牲供電效能、標準單元面積，或是增加前段製程的複雜度。
・提高晶圓研磨精準度
為了將奈米矽穿孔連接至後續製造的銅導線，並降低其電阻，進而減緩IR壓降，我們必須更精準地控制晶圓薄化的厚度，研磨至數百奈米。這就限制了晶圓厚度的容許差異，但在進行不同道研磨步驟時就可能出現變異性。imec攜手合作夥伴，致力於改良蝕刻製程的化學溶液。例如，最後一道濕式蝕刻能夠展現高度選擇性，乾淨去除矽鍺層。在晶圓研磨的最後一步，矽鍺層被移除，這時需要一種對矽材具備高度選擇性的專用化學物質。這樣才能確保矽覆蓋層能夠平滑露出，厚度差異小於40nm。
不過，在矽基板高度薄化的情況下，元件本身的溫度變化所造成的熱衝擊(Thermal Impact)會變得更加明顯。這是需要審慎評估的一點。初步模擬結果顯示，晶背的導線可協助從橫向散逸熱能，因此對整體散熱效果能帶來許多助益，從而緩解了熱衝擊的疑慮。其它與散熱有關的模擬工作仍在進行，以獲取更多這方面的資訊。
・提高晶圓接合對位精度
晶圓接合步驟會讓主動式元件所在的第一層晶圓產生形變，進而在微影方面帶來技術挑戰。因為要在晶圓研磨後，從晶背進行奈米矽穿孔的圖形化，故微影技術需要更高精確度，才能讓奈米矽穿孔與下層的埋入式電源軌對準。因為這些元件特徵都算是標準單元設計，對準精度應該優於10nm。但是傳統的微影對準技術不足以準確校正晶圓接合的形變。
值得慶幸的是，晶圓接合技術已有多項進展，對準誤差和失真都已大幅下降。此外，透過先進的微影校正技術，奈米矽穿孔對準埋入式電源軌的誤差可以降至10nm以下。
新增製程不影響元件電性
在前段製程添加埋入式電源軌、晶圓研磨跟奈米矽穿孔這些新步驟，會影響前段製程所製造出的元件的電性嗎？這點想必是很多半導體製程工程師都會有的疑問。
為了找出解答，imec近期開發了測試元件，採用上述製程與經過改良的做法。該元件是微型FinFET(圖6)，利用精確的對準能力，將奈米矽穿孔從晶背連接至320nm深的埋入式電源軌。電源軌透過MOA層與VO通孔連接到晶圓正面的導線。藉此，研究人員就能比較測試元件在進行後段製程前後的電性差異。結果顯示，只要在製程最後進行退火，就能取得FinFET的最佳性能，不受埋入式電源軌與後段製程影響。
先進邏輯與3D SoC率先獲益
有些晶片廠商已經宣布將在2nm及未來技術節點的邏輯晶片製程，也就是Nanosheet電晶體世代導入晶背供電技術。不過，這項新興的布線技術其實可以應用在更廣泛的電晶體架構上。imec認為，未來業界將發展出具備6T的Nanosheet電晶體，若結合埋入式電源軌設計，標準單元高度可望降至6T以下。
其實，晶背供電技術的應用不僅限於2D晶片，未來還有可能用來提升3D系統單晶片(SoC)的性能。想像未來的3D SoC能將部分甚至所有的記憶體元件移到晶片上層，邏輯元件則在下層，如圖7。
技術上，這是可以透過晶圓接合技術實現的。把邏輯元件與記憶體分別置於不同晶圓的正面，再將兩片晶圓正面接合。這時，兩片晶圓的背面變成3D SoC的外側。接著就是思考如何善用邏輯元件那片晶圓的背面，才能把電源連接到核心邏輯電路。其實，透過2D SoC技術就能做到這點，但主要差別是前面提到的載板晶圓，本來是為了晶圓研磨而設計，但現在則是以記憶體那片晶圓來取代。
雖然目前還未進入實驗，初步評估這套做法在IR壓降方面的發展可期。透過先進製程研究用的設計流程套件(PDK)，上述解決方案在邏輯與記憶體堆疊(Memory-on-logic)的晶片分區設計上進行驗證。結果顯示，結合晶背供電網路、奈米矽穿孔與埋入式電源軌的元件性能頗富前景：與傳統從晶圓正面供電的做法相比，底層元件的平均IR壓降減少81%，峰值減少77%。因此，晶背供電技術特別適合用於先進CMOS的3D IC設計。
不論是2D或3D晶片設計，晶背空間還能有其它的延伸應用，像是增設I/O或靜電保護(ESD)等元件。舉例來說，imec結合了晶背供電技術與2.5D元件：一顆柱狀且由金屬—絕緣體—金屬(MIM)組成的去耦電容。該元件將電容密度提升了4~5倍，利於進一步控制IR壓降。這些研究成果皆源自經過實驗數據校正的IR壓降模型。
晶背供電帶來諸多優勢 發展潛力值得期待
新一代晶片很可能打破傳統，從晶圓背面供電。晶背供電網路的設計包含在晶圓背面製造金屬導線、埋入式電源軌與奈米矽穿孔，具備多項發展優勢，不僅能減少IR壓降、紓解後段製程的布線壓力，還能幫助微縮標準單元。關鍵的製程技術包含整合埋入式電源軌、晶圓接合、晶圓研磨與奈米矽穿孔製程，全都在進行研發改良，為將來應用在先進邏輯元件與3D SOC做準備。
(本文作者任職於imec)
